6SE7016-0EP87-0FB1

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Timing Constraints：

Timing Constraint为使用者所给定，用来检验设计电路时序的准则。其中重要的一项就是时脉（Clock）的描述。对于一个同步电路而言，暂存器和暂存器之间的路径延迟时间必须小于一个Clock周期（Period），也就是说，当我们确认了Clock规格，所有暂存器间的路径的Timing Constraint就会自动给定了。

   

Clock规格包含波形、Latency及Uncertainty的定义。波形定义一个Clock的周期及讯号上升缘及下降缘的时间点。 Latency定义从Clock来源到序向元件Clock输入端的延迟时间。Uncertainty则定义Clock讯号到序向元件Clock输入端可能早到或晚到的时间。

如果上面的文字让你有不知所云的感觉，那底下看图说故事的解说也许会让你有比较清晰的概念。在图十五的电路中，左边的正反器（Flip-Flop）在个Clock上升缘时会丢出资料，此资料会在第二个Clock上升缘让右边的Flip-Flop撷取。要分析右边的Flip-Flop能否正确撷取资料就必须知道个Clock上升缘到达节点C1的时间点和第二个上升缘到达节点C2的时间点。假设在时间点为0的时候，Clock讯号由S点出发，经过一段时间（source latency，1个时间单位，模拟晶片外的Clock延迟时间，例如板子上的绕线产生的讯号延迟时间）到达电路的Clock输入端点P，接下来再经过一段时间（晶片内Clock绕线造成的讯号延迟时间），Clock讯号分别到达C1和C2节点。如果电路已经进行布局与绕线，输入端点P到C1和C2的讯号延迟时间可由连线上的寄生电阻电容计算得来。比方说，经过计算发现讯号由P传递到C1需要1个时间单位，由P传递到C2需2个时间单位，则Clock讯号个上升缘到达C1和第二个上升缘到达C2的时间点就会如图十六下方两列所示，分别为时间点2和13（因为加上了1个时间单位的source latency）。

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